極速高頻DDR3內存前沿技術分析[圖]

二、DDR3與DDR2幾個主要的不同之處 ：

　　1.突發長度（Burst Length，BL）

　　由於DDR3的預取為8bit，所以突發傳輸周期（Burst Length，BL）也固定為8，而對於DDR2和早期的DDR架構系統，BL=4也是常用的，DDR3為此增加了一個4bit Burst Chop（突發突變）模式，即由一個BL=4的讀取操作加上一個BL=4的寫入操作來合成一個BL=8的數據突發傳輸，屆時可通過A12地址線來控制這一突發模式。而且需要指出的是，任何突發中斷操作都將在DDR3內存中予以禁止，且不予支持，取而代之的是更靈活的突發傳輸控制（如4bit順序突發）。
 
　　2.尋址時序（Timing）

　　就像DDR2從DDR轉變而來後延遲周期數增加一樣，DDR3的CL周期也將比DDR2有所提高。DDR2的CL范圍一般在2?5之間，而DDR3則在5?11之間，且附加延遲（AL）的設計也有所變化。DDR2時AL的范圍是0?4，而DDR3時AL有三種選項，分別是0、CL-1和CL-2。另外，DDR3還新增加了一個時序參數——寫入延遲（CWD），這一參數將根據具體的工作頻率而定。

　　3.DDR3新增的重置（Reset）功能
   
　　重置是DDR3新增的一項重要功能，並為此專門准備了一個引腳。DRAM業界很早以前就要求增加這一功能，如今終於在DDR3上實現了。這一引腳將使DDR3的初始化處理變得簡單。當Reset命令有效時，DDR3內存將停止所有操作，並切換至最少量活動狀態，以節約電力。

　　在Reset期間，DDR3內存將關閉內在的大部分功能，所有數據接收與發送器都將關閉，所有內部的程序裝置將復位，DLL（延遲鎖相環路）與時鍾電路將停止工作，而且不理睬數據總線上的任何動靜。這樣一來，將使DDR3達到最節省電力的目的。

　　4.DDR3新增ZQ校准功能
   
　　ZQ也是一個新增的腳，在這個引腳上接有一個240歐姆的低公差參考電阻。這個引腳通過一個命令集，通過片上校准引擎（On-Die Calibration Engine，ODCE）來自動校驗數據輸出驅動器導通電阻與ODT的終結電阻值。當系統發出這一指令後，將用相應的時鍾周期（在加電與初始化之後用512個時鍾周期，在退出自刷新操作後用256個時鍾周期、在其他情況下用64個時鍾周期）對導通電阻和ODT電阻進行重新校准。