酷叡移動處理器Merom對比Yonah全解析[圖]

　　[Core和Yonah的不同點：(四)增加了的解碼單元]

　　Core微架構最明顯的變化之一就是增加了一組解碼單元，擁有四組解碼單元也就是四組指令編譯器。首先要說明的是由於X86指令集的指令長度、格式與定址模式都相當復雜，為了簡化數據通路的設計，從很久以前開始，X86處理器就采用了將X86指令解碼成1個或多個長度相同、格式固定、類似RISC指令形式的微指令的設計方法，尤其是涉及存儲器訪問的load、store（讀取、存儲）指令。所以現在的X86處理器的執行單元真正執行的指令是解碼後的微指令，而不是X86指令。

三種架構的解碼單元示意圖

　　從圖中我們可以很明顯地看到Core相對Yonah增加了一組解碼單元，Core擁有的四組解碼單元由一個復雜解碼單元(Complex Decoder)和三個簡單解碼單元(Simple Decoder)構成，每周期可以生成7條微指令。而Yonah微架構擁有3三個解碼單元，由一個復雜解碼單元和兩個簡單解碼單元構成，每周期可以生成6條微指令。由於X86指令集的指令長度、格式與定址模式都相當混亂，導致X86指令解碼器的設計是非常困難的。因此在處理器市場已經有超過十年的時間，X86處理器世界沒有出現過4組解碼單元的設計了。而增加解碼單元，特別是復雜解碼單元，固然會大大增強處理器的解碼能力，但是解碼單元復雜的電路也必然會提高內核的復雜度和處理器的功耗。Intel在NetBurst微架構的設計中引入Trace Cache來取代佔用大量晶體管的復雜解碼單元就是出於這個原因。也正是因此我們無法比較解碼單元的數量，只能知道NetBurst微架構每周期只能生成3條微指令。

　　那有一個新的問題，既然前文已經提到增加解碼單元會提高內核的復雜度和處理器的功耗那在已經有NetBurst高功耗的前車之鑒下，Intel又為什麼采取這些這些增加處理器功耗的改動呢？

　　經過分析我們可以明白，首先Intel為了提高處理器的效能、命中率和功耗不得不大幅縮短流水線級數，但是隨著流水線級數的縮短頻率肯定達不到以前的水准，那既要保證低功耗又要保證高性能Intel只得增加執行單元的數量來彌補品率下降帶來的性能損失，然而，在執行單元大幅增加的情況下，不增加解碼單元就會產生很大的瓶頸。於是Intel采取增加一個簡單解碼單元的措施是在最小幅度增加功耗的同時保證解碼能力的上昇，可以說是一個不得不采取的折衷措施。

　　實質上在解碼單元部分Core微架構就是Yonah微架構的翻版，最明顯的變化就是增加了一組簡單解碼單元。同樣是古老的Pentium Pro的微架構的延伸，只不過在一個復雜解碼單元和兩個簡單解碼單元的基礎上增加了一個簡單解碼單元，一個簡單解碼單元負責處理對應一條微指令的簡單X86指令，而一個復雜解碼單元負責處理對應4條微指令的復雜X86指令，這樣的解碼單元每周期最多能生成7條微指令。Intel一直堅持將簡單指令與復雜指令分離就是為了提高簡單指令的執行效率（當然，Pentium采取了不同的做法，不過並不成功）。

　　那難道，Intel進行了那麼多年的創新又回到Pentium Pro的老路上了。不得不承認Intel是在照搬以前的模式，不過是『舊瓶裝新酒』。那既然說它是舊瓶裝新酒那肯定還是有新東西的，那它相對P6位架構最大的變化就是從Yonah開始每個簡單解碼單元都可以進行128bit SSE指令的解碼，而相對於P6這只有復雜解碼單元纔能勝任。

　　同樣可以得出結論如果Core微架構的所有四組解碼單元都具備了這樣的能力，那結合微指令融合技術和宏指令融合技術，Core微架構的解碼單元的實力就不僅僅是增加一個簡單解碼單元那麼簡單了。